[데이터 통신] CRC 2 (hardware)

[데이터 통신] CRC (Cyclic Redundancy Check)의 Hardware 측면

 

ex) data : 1010001101

      generator :     n : 6

 

=> 1010001101 0 0 0 0 0

=> C0 : 1, C0->C1 : 0 (x1의 계수 0), C1->C2 : 1(x2), C2->C3 : 0(x3), C3->C4(x4) : 1, C4->B : 1(x5)

 

1. 처음 시작 C에는 0이 저장

2. In 으로 Data 입력     data 는 : 1010001101

 -----------> 방향으로 (1입력 그다음 0 입력 그 다음 1 0)

3. Data in 과 C4의 AND 연산의 결과가 A로 가며 결국 C0 가 된다.

4. C0 = Data in, C1은 이전 C0의 shift연산 ( x1의 계수가 0이므로)

5. C2는 이전 C1의 bit와 Data in 과의 XOR연산

6. data가 모두 입력되고 나면 마지막 연산 후 C 값들이 shift되어 node B로 output된다.

(output : 전송할 데이터)

=> C4C3C2C1C0

 

= C4ⓧDin

 

0	0	0	0	0	<- 처음 시작은 0
1	0	1	0	1ⓧ0 = 1	1
1	1	1	1	1	0
1	1	1	1	0	1
0	1	0	0	1	0
1	0	0	1	0	0
1	0	0	0	1	0
0	0	0	1	0	1
1	0	0	0	1	1
1	0	1	1	1	0

0

1

1

1

0

1

 

 

------------------------------------------------------------------------------>>

 

==> 1 0 1 0 0 0 1 1 0 1 0 1 1 1 0